关于Verilog写的一段CPLD的程序，诚恳求学

yanrenyi

回复 7# dancer314


    RSTn由外部送入，系统内部的寄存器一开始都要用RSTn置初值，
    modelsim仿真时会是红线(由于你内部寄存器没有赋初值)，实际板子上会是你设计的波形。

silencex8

加一段代码，进行初始化：
initial begin
    b         = 0;
   count1 = 0;
end

bob_haohao

建议你加一个RST复位信号，这样你的系统才会稳定工作，要不就会出现很多未知情况

lyc3981714641

复位 ，复位呢？

wang09123

加上RESET

guoqing096

1、要用到RESET，保证工作时电路处于一个已知的状态，复位用异步或者同步都行。
2、计数器你用加法来做，4分频可以直接把COUNTER【1:0】中的COUNTER[1]引出就行。逻辑相对简单些。
3、测试或者仿真时，先让RESET有效一段时间。