virtuoso 怎么自动放置器件/布局布线

lin116 · 发表于 2016-4-12 19:15:36

回复 29# 蓝一
没有啊，要是能自动布线就节省很多时间了。您有方法吗？

zilong003 · 发表于 2016-4-13 09:54:38

很强大！

yuniang · 发表于 2018-8-23 15:21:56

回复 2# half_honey

大佬，有GXL资料吗？拜托给我分享一下好吗？

549360969 · 发表于 2018-8-23 16:06:50

本帖最后由 549360969 于 2018-8-23 16:08 编辑

之前写过一篇关于小规模数字模块自动布局布线文档，不过从上家公司走的时候忘记搞出来了，唉。你得需要一个sitedef的techfile,里面包含了你所用的工艺的最小filler的尺寸，这个是找cadence人要的，然后在通过这个tf建一个techlib，还要设置cph里面的对应关系，把filler 和stdcell（电路中用到的所有的device）写进去（T的工艺还需要tapcell），然后去生成rail和pin placement，把stdcell自动place（你rail设置好后 stdcell会自动根据你的pin的位置自动place，有个选项点一下就好了。）在然后是通过wire assistant 来进行自动连线（这里面也有一些设置。忘了。。）再然后就是把filler插进去，跑drc lvs 进行小幅度修改就好了。最好用ic617，然后是别load cdsenv和cdsinit,因为一些项目环境和快捷键可能会和这个功能冲突。
这个是之前自己做成功过几次，lvs可以过 drc只有两三个个错，效果不错