|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
本帖最后由 kebon22 于 2012-5-9 23:05 编辑
按照书上的实例,使用的两个Xilinx自带的IP Core Adder,代码如下:
module addertree(
input clk, input [15:0] a1, input [15:0] a2, input [15:0] b1, input [15:0] b2, output [17:0] c );
wire [16:0] ab1,ab2;
adder16 adder16_1(
.A(a1),
.B(a2),
.S(ab1),
.CLK(clk) );
adder16 adder16_2(
.A(b1),
.B(b2),
.S(ab2),
.CLK(clk) );
adder17 adder17(
.A(ab1),
.B(ab2),
.S(c),
.CLK(clk) );
endmodule
ISE报错:
ERROR:HDLCompilers:91 - "addertree.v" line 33 Module 'adder16' does not have a port named 'A'
ERROR:HDLCompilers:91 - "addertree.v" line 34 Module 'adder16' does not have a port named 'B'
ERROR:HDLCompilers:91 - "addertree.v" line 35 Module 'adder16' does not have a port named 'S'
ERROR:HDLCompilers:91 - "addertree.v" line 36 Module 'adder16' does not have a port named 'CLK'
我在产生IP Core的时候,明明是有A,B,S,CLK这些端口的。
不知问题出在哪里,请高手解答一下,谢谢! |
|