在verilog赋值语句之前加延时信息可以被综合吗？

fkl523 · 发表于 2014-8-12 20:15:49

感谢各位

creazystone · 发表于 2014-8-18 21:04:53

这种语法只能仿真吧，不可综合，非要延时就打几拍

土豆烧牛肉WOW · 发表于 2014-10-17 21:41:39

恩恩，学习。那到底如何实现延时呢。

glace12123 · 发表于 2014-10-18 00:17:28

如果这可以被综合，你觉得是会被当成寄存器延迟，还是线延迟？ FPGA没那么智能哈，这是不能被综合的，综合的时候会有忽略此部分的告警信息。

wangshikun118 · 发表于 2015-7-7 16:09:12

延时信息是不能被综合的

邢焕平 · 发表于 2020-11-18 17:01:57

可以的，我见过这样的做法，只是这种延时很难控制延时的时间，相当于插入了一个硬件，对线路赋值延时，那个硬件延时是多少，不容易查。我看到前人有写SDRAM的驱动，就有用延时做相位偏移的，还做出来了，改掉它的延时，综合出来，就不行。后来的做法一般都是PLL控制相位偏移，这样能准确把握相位偏移，我也喜欢这样做。延时的仿真，用时序仿真，仿真那个网表，应该能看到的，我没试过。

Captain_Rail · 发表于 2020-11-19 16:58:07

延时信息，系统函数都不能综合呀

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