大家好，弱问个基本的语法问题

atlandis · 发表于 2012-5-3 14:53:57

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在verilog中，b <= a + 'h3
在编译的时候，‘h3的位数会和a的位数一样不？

如果b是4位的，a是3位的，’h3需要指定为3‘h3么？

solarwafer · 发表于 2012-5-3 15:04:10

随便，写不写都一样

教父 · 发表于 2012-5-3 15:04:18

在verilog设计中你不指定数据的位宽，工具会有个默认值的，默认为32或者64位。推荐在写代码的时候指定数据的位宽。

池承利 · 发表于 2012-5-3 16:54:54

基本上会默认32位，还是写一下位数比较好

hnulht789 · 发表于 2012-5-3 19:58:32

如果作CDC检查的话,会报警告的,但一般总和工具会给你优化掉

r0500s2005 · 发表于 2012-5-4 16:19:15

写一下吧最好写成参数这样方便修改

orlye · 发表于 2012-5-5 11:52:27

最好要写，特别是你这种牵扯到两个数据比较大小、比较是否相等的时候。

FPGAASICII · 发表于 2012-5-5 12:45:43

写！这是良好的RTL编码风格！原因很简单，便于别人阅读和自己审查！

ernesto1209 · 发表于 2012-5-5 22:06:07

原则上最好注明位数，不要为了省一点功夫，到头来如果出错，排错很痛苦

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