在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3357|回复: 6

[求助] 如何用vcs编译verilog+vhdl

[复制链接]
发表于 2012-5-3 10:12:36 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
我用的编译命令是vcs -RI +v2k -f  **.lst ,编译vhdl文件报错。
发表于 2012-5-3 13:50:16 | 显示全部楼层
直接读 vhdl 或者改成“*.lst”试一下
发表于 2012-8-24 10:42:22 | 显示全部楼层
要用vcsmx
发表于 2012-8-24 14:25:17 | 显示全部楼层
没错,一般vcs只能支持verilog,VHDL用schilloco。vcs-mx两种都支持
发表于 2012-8-24 22:31:13 | 显示全部楼层
同意ls。。。
发表于 2012-8-25 12:43:15 | 显示全部楼层
学习了。
发表于 2018-8-9 15:30:42 | 显示全部楼层
xuexixuexi
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 22:02 , Processed in 0.019748 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表