流水线/并行技术省电

longxigen · 发表于 2012-4-29 20:56:17

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最近在看低功耗设计的资料，了解到一个观点，在集成电路设计时，采用流水线技术或并行处理技术，能够实现省电。但是想不通为什么？望各位前辈指点！

gubo1 · 发表于 2012-4-29 22:03:28

降低了频率嘛。

longxigen · 发表于 2012-4-30 09:54:34

回复 2# gubo1

嗯，频率确实降低了，动态功耗也降低了。还有没有其他方面原因？

bob_haohao · 发表于 2012-5-2 10:21:38

若是做ASIC就可以用门控时钟来实现低功耗的设计

freshair_eet · 发表于 2012-5-2 14:09:16

因为FPGA没有使用门控时钟，流水线并行处理时，最大程度上保证触发器的每次翻转都是有意义的

r0500s2005 · 发表于 2012-5-2 17:28:00

就像C语言会变成2进制 verilog 最后变成电路电路不是电阻和电容吗流水线和并行体现在电容的变化

cnasic@163.com · 发表于 2012-5-2 17:32:28

socvista里面数字信号处理有一章讲这个问题，可以去看看

小陶 · 发表于 2012-5-2 22:13:18

回复 4# bob_haohao

heh 这个我们今天刚学门控时钟的作用就是选择时钟信号，当不需要使用时钟时将时钟关断。从而低功耗~~

alice19861211 · 发表于 2012-7-3 13:59:58

呵呵，看看大家的讨论总是能学习到点东西，希望自己以后能回答一些问题。

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