tapeout版图时的checklist

nareshreddy · 发表于 2014-12-9 02:14:42

gfgfgdgdfgdfgd

天狼23 · 发表于 2014-12-23 14:25:15

多谢楼主

celestin2011 · 发表于 2015-1-5 20:30:57

就这点东西还不如贴出来。。。
Layout Check List and Note
1 電路中，若有使用smith trigger，連接vss的pmos channel和連接vcc的nmos channel是否有做良好的處理
2 若power device的source是vcc或是vss而body不是和source同電位，此時會有latch up的危險，是否有做處理
3 Bipolar的相關製程中，ptap(connect to substrate)是否有均勻的加上，以降低substrate的阻值
4 Bipolar若做為Dummy時，是否三端接在一起，並保持floating
5 電路中，是否有poly沒接電位(包含電阻、電容及mos的gate)
6 電路圖中沒有給的電位(例如：Psub中，pdiff電阻四周nwell的電位)，是否均有詢問designer要接何電位
7 若有fuse，是否均有切斷，以確認是否接對，並確認fuse的標示與電路圖中的相同
8 ESD device是否有用對
9 Bonding Diagram是否已做妥，並確認ok
10 佈局的區域(Die Size)是否有在(0,0)點，x和y(最大處)是否為整數
11 EPOWER或BCD process中，高壓metal1是否均在DNW或EPI Mark中
12 是否有要和power device做matching的device
13 做DRC時，因為經常decel ESD device及 PAD，需用目視四周的Rule是否正確
14 power device若有pmos與nmos，距離是否有夠，另外power device的body是否距離太遠
15 BJT的數量及接法，因為lvs無法除錯，故需用目視檢查是否正確
16 在output device中drain contact 至gate poly space 是否加大。
17 電容的上下層的接法，是否有詢問過designer。通常gnd接下層;或是較noise的接下層。
18 電圖路中，標示要option的地方，要詢問清楚，誰和誰之間要如何做option
19 power line至各個block的via數量是否足夠
20 power line的分開方式，除了照電路圖的方式外，是否亦有良好的配置。如bandgap、osc、digital block、esd等。
21 Layout GDSII file是否on grid
22 LOGO 下方絕對不可有電路的部分，大小請適中
23 contact的上、下方一定要有metal1和diffusion或poly，via1的上下方一定要有metal2和mretal1，via2同理
24 做Block時，所有的pin請拉出至block旁，並label在建議最佳接點
25 做wholechip layout完成時，請label在pad的正中間
26 mos device若m=2以上，poly gate請不要用poly相連
27 metal change前，請確認是用之前tapeout的版本下去改，改完後，請做lvl，以確認是否只有動到要動的層
28 補dummy電容時，請確認電容type的耐壓。並提醒designer注意各device的耐壓(包括Ring的耐壓)
29 SEPGND的使用是否正確