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查看: 2594|回复: 8

[求助] verilog中状态机设计问题请教??

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发表于 2012-4-25 13:49:41 | 显示全部楼层 |阅读模式

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最近一直在做数据无损算法的硬件设计,设计完之后,测试、综合都通过,资源消耗也比较上,但是发现一个问题,就是我的状态机的状态在20个左右,请问这是不是有点多,会降低程序的可读性,请高手指点一下!!!
 楼主| 发表于 2012-4-25 14:30:44 | 显示全部楼层
自己先顶一下!
发表于 2012-4-25 14:58:53 | 显示全部楼层
20个状态没什么问题。
发表于 2012-4-25 17:03:59 | 显示全部楼层
状态数目不是问题,问题是状态编码很讲究了
发表于 2012-4-25 21:06:45 | 显示全部楼层
20个的状态是多了点,我没写过但是见到过,用的好好的,个人觉得没啥子问题
发表于 2012-4-25 21:19:05 | 显示全部楼层
写过10多个状态的状态机。挺烦的。
 楼主| 发表于 2012-4-25 21:44:55 | 显示全部楼层
回复 5# tobemyself

谢谢!
发表于 2012-4-26 12:43:58 | 显示全部楼层
曾经做SATA的时候写过30-40个状态的状态机,只要你感觉没有可合并的冗余状态那就OK
发表于 2012-4-26 14:58:46 | 显示全部楼层
状态机状态多点没什么
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