《片上系统设计思想与源代码分析》整书源代码（Verilog），原书光盘上拷贝

akira2009999 · 发表于 2016-11-2 15:50:08

多谢提供

mnkskimo · 发表于 2016-11-2 16:43:25

谢谢分享

独孤一叶 · 发表于 2016-11-2 19:40:51

非常感谢！

chinest2010 · 发表于 2016-11-2 19:42:45

谢谢楼主分享！

Avehlcy · 发表于 2016-11-2 22:31:54

不错的资料，下来学习学习

sunery · 发表于 2017-10-20 00:03:09

回复 1# edta2009

好东西，谢谢！！！

summerxxy · 发表于 2018-5-27 21:02:19

谢谢楼主分享，请教一个问题，在SDRAM那一部分，sdr_wb_if.v的第147行 sdr_dqm<=#tDLY ~sel_i;
看了一下别的SDRAM的模型，不知道是不是我搜到的SDRAM模型有问题，模型中sdr_dqm是SDRAM接口的MASK信号，为1的时候将相应位置的数据屏蔽掉。sel_i是wishbone总线中的信号，为0表示数据有效。那这一部分是不是写反了，我的理解是应该写成 sdr_dqm<=#tDLY sel_i;

sjs132 · 发表于 2018-5-30 10:59:57

O(∩_∩)O谢谢

hplpop · 发表于 2018-7-13 15:34:14

感谢楼主分享

herozhangwei · 发表于 2018-7-16 16:39:09

非常感谢

[资料] 《片上系统设计思想与源代码分析》整书源代码（Verilog），原书光盘上拷贝

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