请大家帮忙做一个倍频电路

雷v阿非 · 发表于 2012-4-18 16:45:27

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请大家想想在tsmc65nm CMOS工艺上，如何设计一个6.25G到12.5G的倍频电路，占空比能保证在45%到55%。
谢谢大家了！

kwankwaner · 发表于 2012-4-19 10:20:21

做个pll

liuhuigino · 发表于 2012-4-19 11:59:49

只是倍频的话，好像除了用PLL，还有别的电路结构1！！IEEE paper上有的，做RF的人估计比较熟悉

scpuke · 发表于 2012-4-19 13:45:09

请大家想想在tsmc65nm CMOS工艺上，如何设计一个6.25G到12.5G的倍频电路，占空比能保证在45%到55%。
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雷v阿非发表于 2012-4-18 16:45

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你这么高的频率，得用Gilbert Cellgoogle: frequency doubler

雷v阿非 · 发表于 2012-4-23 12:10:47

回复 2# kwankwaner

谢谢，做pll代价太高，而且我只是做在半速SERDES中，用于产生Preemphasis信号用的。

xiongzhh · 发表于 2012-4-23 12:25:46

输入是什么条件，是差分输入还是单个输入？输入的占空比是多少？不过你这么高的频率，一般的逻辑的方法不好弄，注入锁定不知道可不可以？？？

雷v阿非 · 发表于 2012-4-23 12:28:33

回复 6# xiongzhh

能帮忙介绍接片注入锁定的资料吗？
输入是差分，单端都可以，VCO的输出，占空比应该可以做到49%以上。

wocaishidac · 发表于 2012-4-23 12:40:58

你这是做什么serdes，速度这么高？thunderbolt还是PCIE 3.0？

xiongzhh · 发表于 2012-4-23 12:51:06

回复 7# 雷v阿非

我知道的注入锁定的基本上都是分频的，你自己去网上找找吧。不过我知道电流源的漏极不就是两倍频么？

雷v阿非 · 发表于 2012-4-23 14:18:51

回复 9# xiongzhh

谢谢你啊。源极的输出的确是倍频的，可以认为是差分信号的能量检测电路，I-V平方率关系决定的，但在1V的电源下做这个检测电路，幅度偏低，不是那么容易做的，另外需要做一个DCC电路，版图面积会很大，开销比较大。

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