第一天上午:9:00~12:00
| 第一讲:FPGA/CPLD基础篇
l PLD设计技术简介
l FPGA/CPLD基本结构
l FPGA/CPLD设计流程
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下午:1:00~4:30
| l FPGA/CPLD常用开发工具以及开发软件
l PLD/FPGA生产厂商以及它们芯片的各自特点
l Altera FPGA/CPLD Family Overview
l Xilinx FPGA/CPLD Family Overview
第二讲: FPGA基础篇(续)
Virtex II结构体系
l 综述
l CLB资源
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第二天上午 9:00~12:00
| 第二讲: FPGA基础篇(续)
l I/O资源
l Virtex II其他特性
l Virtex II Pro特性
l 总结
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下午 1:00~4:30
| 第三讲:Verilog HDL基础篇
l Verilog 和VHDL
l Verilog设计流程
l 程序结构
l 词法
l 数据类型
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第三天 9:00~12:00
| 第三讲:Verilog HDL基础篇(续)
l Verilog语句
l Verilog时序控制
l Verilog编译指令
l 案例分析和实验
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下午:1:00~4:30
| 第四讲: ISE培训
l ALTERA ,Xilinx FPGA设计流程
l ISE
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晚上:5:30~8:00
| l 实验及答疑
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第四天 9:00~12:00
| 第四讲: ISE培训(续)
l ISE续
l HDL输入
l ModelSim行为仿真
l 综合 Synplify Pro
l 综合后仿真(ModelSim)
l 实现Implementation
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下午:1:00~4:30
| l 时序仿真
l 时序约束
l ALTERA,XILINX FPGA案例分析
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晚上:5:30 ~8:00
| l 实验以及答疑
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第五天
上午9:00~12:00
| 第五讲:ALTERA,XILINX FPGA培训提高篇
l 高速数字电路设计特点
l 信号完整性要求以及EMC
l FPGA的全局时序约束
| 下午,1:00-4:30:同步设计技术,FPGA设计的十大指导原则,面积和速度互换原则,串并转换原则,乒乓操作,硬件系统原则.。
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