数字设计中为什么要统一时钟的触发沿？？

txd208 · 发表于 2012-4-17 09:52:52

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数字设计中为什么要统一时钟的触发沿？？就是说，在我们设计模块的过程中，为什么都需要统一上升沿，或者是下降沿触发？请高手指教！

solarwafer · 发表于 2012-4-17 09:59:44

方便做clock tree

duan_dzj · 发表于 2012-4-17 10:38:45

根据时钟沿采集数据的特性，建议画图想想就明白了。尤其是跨时钟域时。

TCXP007 · 发表于 2012-4-17 10:45:31

关注一下，不知如何时序约束的新人路过……

otogyg · 发表于 2012-4-17 12:39:40

回复 1# txd208

双沿混用，不知道对其它flow有什么影响，我只知道在做scan test的时候，处理起来比较麻烦。会影响到coverage。

jun_dahai · 发表于 2012-4-17 14:27:40

跟频率有一定关系，双边沿有点想加倍频率的意思
想想数据路径就知道了：startpoint --> endpoint

logiclimit · 发表于 2012-4-17 19:47:08

回复 1# txd208

便于verification和test，在高速设计中，也有前后pipeline stage用反相时钟，提高速度

[讨论] 数字设计中为什么要统一时钟的触发沿？？