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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › DC:timing loop
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查看: 5809|回复: 3

[求助] DC:timing loop

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shura_1206
发表于 2012-4-12 13:31:31 | 显示全部楼层 |阅读模式

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请问设计里存在CK-Q-组合逻辑-CK的路径，工具认为存在timing loop,怎么处理?
工具, 设计

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zhq101213
发表于 2012-4-12 14:57:17 | 显示全部楼层
会自动broken的，
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argintang
发表于 2012-4-12 15:51:39 | 显示全部楼层
一般工具會自己打斷,也可以自己設置,強行打斷.
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shura_1206
 楼主| 发表于 2012-4-13 10:09:58 | 显示全部楼层
谢谢老大们指教
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