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查看: 4882|回复: 9

[讨论] 加法器,乘法器到底有什么用?

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发表于 2012-4-11 10:11:36 | 显示全部楼层 |阅读模式

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初学verilog,最近在跑实例,现在搞到加法器,乘法器那些,什么行波进位加法器,进位链加法器,跳跃进位加法器;乘法器又是什么基本乘法器,时序乘法器,阵列乘法器,伽罗华域乘法器一大堆的。不是如果实现加法或者乘法在Verilog里面一个加号“+”或者乘号“*”就解决了么,好像Verilog里面除法貌似用符号直接实现不了,这些个加法器乘法器到底有啥用哦,初学者不咋明白,望高手解答,感激不尽。
发表于 2012-4-11 10:51:23 | 显示全部楼层
所有不同类型的加法器或是乘法器,在数字信号处理中都有着重要的作用。比如说计算卷积,计算自相关,IIR等处理。 不同类型的实现方法只有一个目的,降低计算成本,提高计算速度。

如果你以后从事算法工作,这些就将会是你必须掌握的技能
 楼主| 发表于 2012-4-11 11:14:48 | 显示全部楼层
哦 在数字信号处理应用方面啊 受教了 多谢LS
发表于 2012-4-11 17:27:23 | 显示全部楼层
加法器,乘法器实现的算法很多,考虑面积和速度的权衡.
确实在DSP算法中考虑这些比较多.

一般情况下用 +, * 符号让综合器自己生成就可以了.
发表于 2012-4-16 11:05:17 | 显示全部楼层
谢谢
发表于 2012-4-22 18:45:28 | 显示全部楼层
受教le
发表于 2012-4-22 21:32:49 | 显示全部楼层
数字信号处理
发表于 2012-4-25 20:08:28 | 显示全部楼层
自己写加法器和乘法器有助于提高代码的效率,综合工具生成的不一定是最好的
发表于 2012-12-12 21:37:39 | 显示全部楼层
同学习!!
发表于 2012-12-12 23:49:24 | 显示全部楼层
在verilog里面,如果是简单的-/+是可以直接用的,但是*不要乱用!
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