Ncverilog后仿反标SDF不正确

zhww722 · 发表于 2012-4-7 11:09:14

回复 9# otogyg

加了maxdelays选项，delay_mode没有加，delay_mode要设置吗

otogyg · 发表于 2012-4-7 11:14:15

回复 10# zhww722

这个，看来咱们的情况还是有点不一样啊。

我是这么做的:

   pt: write_sdf -context Verilog -output top.sdf

   nc: $sdf_annotate("top.sdf",top,,"sdf.log","MAXIMUM","1.0:1.0:1.0")
   ncelab: -maxdelays
               -delay_mode path
               -pathpulse

希望对你有帮助

otogyg · 发表于 2012-4-7 11:15:03

回复 11# zhww722

要设置的。delay_mode path

zhww722 · 发表于 2012-4-7 11:24:37

回复 13# otogyg

我再去弄一下，不知道是不是后端给的RC参数和top文件有问题，top.v文件里有衬底之类的，不是数字单元。

zhww722 · 发表于 2012-4-7 11:33:31

郁闷啊还是不行

otogyg · 发表于 2012-4-7 11:42:25

回复 15# zhww722

还是一样的问题？

你再仔细看一下，pt和nc的手册吧。
最有可能是环境设置的问题。

帮不了你了。

zhww722 · 发表于 2012-4-7 12:20:08

回复 16# otogyg

恩我再查查什么原因

otogyg · 发表于 2012-4-7 15:24:55

回复 17# zhww722

找到原因了吗？

试下这个吧

write_sdf -context Verilog -input_port_nets -output_port_nets -no_edge top.sdf

zhww722 · 发表于 2012-4-7 15:33:29

回复 18# otogyg

en 好的，我现在怀疑版图给的top.v有问题。

sunyzs · 发表于 2012-5-19 18:22:01

timescale没设对？
verilog timescale仿真的时候老是会有问题

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