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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › Verification Methodology Manual for SystemVerilog
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楼主: pipiw

Verification Methodology Manual for SystemVerilog

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lhyi
发表于 2007-4-11 13:46:49 | 显示全部楼层
非常感谢楼主
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AS128
发表于 2007-4-11 23:24:55 | 显示全部楼层
thank you
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Zyson
发表于 2007-5-25 15:28:26 | 显示全部楼层
Excellent! Thanks!
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发表于 2007-5-26 07:48:47 | 显示全部楼层
大力支持好东西
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霡霂
发表于 2007-5-28 20:34:36 | 显示全部楼层
看上去还不错，这就去仔细阅读一下
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发表于 2007-6-13 14:04:59 | 显示全部楼层
可以打印的吗
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发表于 2007-7-12 02:10:25 | 显示全部楼层

excellent

Thanks a lot.
I have been looking for this.
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发表于 2007-7-14 02:30:19 | 显示全部楼层
thanks
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2046
发表于 2007-7-17 21:14:36 | 显示全部楼层
这个不顶没得天理哦，楼主，你太有才了
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jerseyhu
发表于 2007-7-18 07:31:21 | 显示全部楼层
xie写ｉｅｘｉｅｘｉｅｉｘｉｅ
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