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[原创] 数模混合电路仿真

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发表于 2012-4-1 09:09:58 | 显示全部楼层 |阅读模式

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请教大家:
     仿真电路中由模块是数字模块,想用数模混合仿真以提高仿真速度,但是用Verilog HDL描述的DFF function总是提示有错误,不知道Cadence中用Verilog描述单元的function是不是有什么语法要求,和原来数字电路所学的Verilog描述语法是有区别的,还是什么原因,望赐教,谢谢。
发表于 2012-4-1 09:16:15 | 显示全部楼层
语法没区别
需要将config view 从spectre改成verilogspectre 然后要在模拟和数字(code)之间插入A to D的反相器 这样才能跑
发表于 2012-4-1 09:20:43 | 显示全部楼层
学习下啊
发表于 2012-4-12 23:45:46 | 显示全部楼层
回复 2# daodai


    就是这种方法。
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