锁相环仿真

scpuke · 发表于 2012-4-1 11:21:23

loop用matlab验证
vco、divider用原理图验证
我一般都不会用原理图来跑loop，除非是非常小的pll，一两个小时能跑完的。

woodkey · 发表于 2012-4-1 17:37:10

回复 20# scpuke

哈哈算是PLL里面难度大的模块吧，级联仿真VCO什么都是模型的话，和行为级仿真差别不大了吧.除非你的目的就是验证cp、pfd等模块.不关心vco的电路模型

fogworld · 发表于 2012-4-3 00:57:06

从来都是用原理图直接跑全仿，用nanosim一般几个小时

wuhongtian · 发表于 2012-12-21 16:09:57

最后验证发现，只需要把divider用行为描述代替，速度就可以提高很多，而且，环路的性能受divider影响很小。

sunjimmy · 发表于 2012-12-25 19:02:50

可以簡單說一下PLL spec 嗎?
Fin=?
Fout=?
Loop BW=?

红红的西瓜 · 发表于 2023-2-24 20:49:17

请问大家说的跑很久是指跑瞬态吗？

hglsy · 发表于 2023-3-3 15:20:21

红红的西瓜发表于 2023-2-24 20:49
请问大家说的跑很久是指跑瞬态吗？

是的，pll验证一般是tran

红红的西瓜 · 发表于 2023-3-3 15:36:59

hglsy 发表于 2023-3-3 15:20
是的，pll验证一般是tran

请问验证跑tran的时候会不会去看输入时钟和输出时钟波形的周期抖动？

hglsy · 发表于 2023-3-4 12:01:45

红红的西瓜发表于 2023-3-3 15:36
请问验证跑tran的时候会不会去看输入时钟和输出时钟波形的周期抖动？

1、我没有看过周期抖动，我测的是均方根抖动
2、因为抖动有好多种，我看的论文里面仿的周期有些是均方根抖动，所以我也是这样看，什么时候会需要仿周期抖动？指标要求会具体到某一种抖动吗？我看过的指标一般好像是说抖动的大小，并没有具体某一种抖动（也是我看的论文比较少）
3、如果要看的话，是不是按照周期抖动的定义来看呢？求告知

红红的西瓜 · 发表于 2023-3-14 17:54:31

hglsy 发表于 2023-3-4 12:01
1、我没有看过周期抖动，我测的是均方根抖动
2、因为抖动有好多种，我看的论文里面仿的周期有些是均方根 ...

你好。
再问一下您，您说的PLL一般看的均方根抖动对应公式应该是输出相位谱的积分在归一化到标称频率吗？按照这个定义的话，我目前的理解Jrms对应是绝对抖动，有的地方也叫做时间间隔误差（TIE）或者edge-to-edge或者累积抖动的都有。
另外PLL为什么着重看Jrms这个指标呢？是不是因为PLL用于数据同步中，这个指标方便判断误码率？
周期抖动的话和输出相位谱之间的关系，abidi 文章“Phase_Noise_and_Jitter_in_CMOS_Ring_Oscillators”有一点推导，但是感觉有问题。

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