verilog 中<= 和=的问题

wlyj000 · 发表于 2012-3-22 13:17:13

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我知道<=用在时序电路中，而=用在组合电路中。可我见好多论文里全都用的=，而且有一份sdram官网的行为级模型也全都用的=，难道说很早前的Verilog中只有=吗？

qlengyu · 发表于 2012-3-22 13:45:55

<= 和=是verilog 中两种不同的赋值方式
<=是非阻塞赋值,=是阻塞赋值
两者的区别可以查看相关资料,看几个应该例子就可以弄明白的

wlyj000 · 发表于 2012-3-23 14:58:47

本帖最后由 wlyj000 于 2012-3-24 00:30 编辑

我基本明白，可我看早先的论文里总觉得用的不对啊，因为全都用的=赋值,包括时序电路部分。还有刚从官网上下的sdram的行为模型，也全是=，但教程里说时序部分应该用非阻塞赋值啊

qxqqxqqxq · 发表于 2012-3-25 16:33:57

行为模型不考虑综合

hpiclab · 发表于 2012-3-25 16:47:10

以前的不规范。

higoogle · 发表于 2012-4-4 11:27:44

深刻理解了这两种赋值方式就好了
其他人的论文......

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