Verilog语法精粹

Timme · 发表于 2012-9-20 08:24:34

我觉得，谈Verilog语法还得谈一些很多人不知道的。。。比如。。。case有是串行有优先级的。。。case是四态对比。。。

ysxiliu · 发表于 2012-9-20 12:31:12

望楼主继续写啊~

小小舟 · 发表于 2012-9-20 16:12:54

不错支持

青年湖畔的小淘 · 发表于 2012-10-13 07:18:39

回复 1# johnny1209

楼主辛苦了，不知在哪里高就啊

傅青云 · 发表于 2012-10-13 07:32:48

谢谢，菜鸟正需要这些

xiaoxiangyu · 发表于 2012-10-13 11:01:07

楼主辛苦了！

0205feiyu · 发表于 2012-10-24 17:25:17

但是我真的不觉得会在design 中有：
always@(posedge CK)
            begin
               M=A&B;
               Y = M | C;
            end

这种玩意出现。。。。。

hejinjie · 发表于 2012-10-24 17:25:41

好帖子，mark一下

jamesxie · 发表于 2012-10-24 23:13:17

辛苦了，很好

wuxiaoqing1 · 发表于 2012-11-1 23:20:13

赞一个~

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