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[求助] FPGA中PLL对输入时钟有什么要求

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发表于 2012-3-14 21:53:58 | 显示全部楼层 |阅读模式

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FPGA中内嵌的PLL对输入时钟的频率范围和频率波动有要求吗?输入能否有毛刺?比如说能否跟踪经电压传感器采集的电网电压相位(电压传感器采集的电压信号经过零比较,转换到合适的电压后送给FPGA,电网电压频率有微小波动(49.5Hz~50.5Hz),且有谐波),求高手指教
发表于 2012-3-15 08:58:42 | 显示全部楼层
工频是无法了。输入时钟一般都在5MHz以上了。这个不同的FPGA时钟输入范围不一样了。这个需要阅读你选择FPGA的相关datasheet
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发表于 2012-3-15 10:04:09 | 显示全部楼层
路过,共同学习
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 楼主| 发表于 2012-3-15 15:47:02 | 显示全部楼层
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发表于 2012-3-15 22:24:48 | 显示全部楼层
in general case, your input clock frequency must be larger than 10MHz.
if clock has larger jitter or glitch, PLL may be lost lock.
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发表于 2012-3-18 01:10:25 | 显示全部楼层
fpga内嵌的pll对输入频率有要求,50Hz太低了。
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发表于 2012-3-18 11:17:39 | 显示全部楼层
看datasheet中关于时钟的描述吧。
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