求教:XILINX:DDR3 IPCORE--MIG

jxfzysf · 发表于 2012-5-11 10:41:37

我想向各位大侠请教一下，MIG例化以后，有这两个时钟管教“clk_ref_p，clk_ref_n”，我知道这跟IODELAYCTRL有关，然后我看了一下example design 中有关“iodelay_ctrl”这个文档中的解释，对这个程序中的输出口“iodelay_ctrl_rdy” 小弟始终没有理解这个端口的输出作用是什么啊，忘大侠看到后能给小弟一些提示！

cyno1sure · 发表于 2012-6-14 16:53:30

iodelay_ctrl_rdy 用在infrastructure.v 中控制rst的。表示参考时钟的校准完成。

Oboyer · 发表于 2012-9-18 00:24:17

回复 20# 曾经擦肩

大神你好，我最近在做 DDR3 的 DIY，但总是遇着一些莫名其妙的问题。比如说 Translate 过不去啊，现在是没有时钟，头疼得很，不知道原因，我看您的仿真图都出来了，能不能请教您一下 UI 接口的时序呢，觉得 ug406 上的读写时序有点简略，看得不是太懂

Oboyer · 发表于 2012-9-21 21:14:03

回复 37# recorner

我在仿真中也遇到了同样的问题，不知道您现在解决了没有，能否分享一下经验？

windtrailer · 发表于 2012-10-10 21:50:30

回复 3# catcat_2

你好，请问一下，用modelsim仿真DDR3，使用的是Xilinx的Core Generator生成的MIG控制器，但是在仿真的时候读数据app_rd_data总是XXX，不知道怎么回事，而且app_wdf_end也总是XXX，请大神指点，还有就是，用Modelsim仿真DDR3的时候是不是要对测试文件进行修改呢？我用的是它的原文件。

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