求助，verilog做简单除法的问题[已解决]

estyzq · 发表于 2012-3-12 15:22:29

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本帖最后由 estyzq 于 2012-3-13 09:05 编辑

请问各位

我想用verilog做一个非常简单的除法，

如下：

22/9，或者24/9.
被除数一定是整数，除数一定是9，被除数不一定比除数大

希望得到的结果是每次除法后的整数部分，不要管余数啊，小数点之类的。

请问如上的要求，要怎么用verilog写出来？是不是verilog有除法符号？

digitalimage · 发表于 2012-3-12 16:07:12

回复 1# estyzq
最快的办法，乘1/9,但是注意精度。最省的办法，不断做减法。移位比较是个折衷的办法。不过这2种做法都有自己的限制。

h646598660 · 发表于 2012-3-12 17:57:13

只要确定结果不溢出就可以直接以用/号吧
楼主可以随便写个程序，试一下。

iyama · 发表于 2012-3-13 18:53:22

被除数多大，100以内的话，全部case试试
case 1: out = 0;
case 2: out = 0;
....
case 18

ut = 2
...

SKILLER · 发表于 2012-3-15 11:17:03

要可综合的代码的话，可以利用逐次递减比较法，来求商，至于被除数小于除数就更好办了，直接比较得到其商为0

liky998 · 发表于 2012-3-15 13:52:13

这个是正解，用乘法和移位实现，精度可以调整，比如
1/9可以转化为 114/1024

回复 estyzq
最快的办法，乘1/9,但是注意精度。最省的办法，不断做减法。移位比较是个折衷的办法。不过这 ...
digitalimage 发表于 2012-3-12 16:07

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