设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 芯片内部毛刺宽度很小，若小于下级Cell本身的延迟的话， ...
返回列表 发新帖
查看: 2106|回复: 1

[讨论] 芯片内部毛刺宽度很小，若小于下级Cell本身的延迟的话，是否会被滤除掉呢？

[复制链接]
mjei
发表于 2012-3-7 19:41:47 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
请问论坛大牛们，实际芯片中（不是仿真），芯片内部毛刺宽度很小，若小于下级Cell本身的延迟的话，是否会被滤除掉呢？
论坛, 芯片

相关帖子
回复

举报

陈涛
发表于 2012-3-7 22:47:26 | 显示全部楼层
以前认为会被过滤掉，但是在现在的工艺当中，如果驱动很大，电压较高，接受端负载很小时，也会传到输出端
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-22 22:53 , Processed in 0.052271 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表