在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 15123|回复: 22

[求助] pll锁相环的VCO控制电压抖动问题

[复制链接]
发表于 2012-3-6 20:05:06 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
我的pll是用verilogA搭建的,12MHz输入,C2=400p,C1=40p,R2=3.3k,环路带宽=600k,Kvco=600MHz/v,Icp=20uA,锁定时,Vctrl的电压如下,为什么会有这么强烈的杂波、抖动呢??
还有,这种情况只在我把分频器加进去后才会出现,分频器去掉就不会这样了,很奇怪,按道理这个分频器也是理想的,不会影响什么的啊??
pll.png
vc.png
vc2.png
发表于 2012-3-6 23:56:21 | 显示全部楼层
你可以做一个三阶滤波器试试
发表于 2012-3-7 01:08:33 | 显示全部楼层
加了Div之后的环路特性看过没有?
 楼主| 发表于 2012-3-7 09:51:15 | 显示全部楼层
我把tran的精度调成空,也就是什么都不选,这时就不会出现上述现象,原先是选的最左边的精度。
这个按道理应该是精度最高时最准确吧?空的时候精度是怎么样的呢?
QQ截图20120307094921.png
 楼主| 发表于 2012-3-7 09:59:52 | 显示全部楼层
回复 3# amodaman


    这个锁相环的环路特性该怎么仿真呢?我试了把分频器后面的连线断开,然后在输入加一个正弦信号,不能仿真出来。
我先前用的是二阶的传递函数用matlab来作图的。
QQ截图20120307095835.png
发表于 2012-3-7 10:51:08 | 显示全部楼层
10mV的抖动,大了点,但不能说不正常吧,可能优化下环路参数就好些....
发表于 2012-3-7 11:04:22 | 显示全部楼层
回复 5# lifusu


    原来的环路分析里面增加一个Divider的Phase Domain小信号模型嘛,然后看看环路特性。
 楼主| 发表于 2012-3-7 21:59:26 | 显示全部楼层
回复 7# amodaman


    你好,为什么有的分配数不会出现问题,而有的分配数就会有这么大的纹波呢?并且有问题的分配数不是在极端的最大或最小分频时,而是在中间的时候。。。
发表于 2012-3-7 22:24:03 | 显示全部楼层
那你看一下中间数值的分频时的环路增益和极大极小的差别吧. 你应该知道纹波大小和环路特性的关系吧.
 楼主| 发表于 2012-3-8 10:59:18 | 显示全部楼层
又发现一个很奇怪的问题:
当我将VCO控制电压的初始值设置为0v时,输出抖动剧烈,图一;当我设置为从0.5v开始时,输出完全正常,图二。两个仿真都是verilogA模型,其他条件完全一样。
怎么这么坑爹啊!!哪位高手遇到过此问题,救命啊!

0v.png
0.5v.png
您需要登录后才可以回帖 登录 | 注册

本版积分规则

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 12:49 , Processed in 0.036197 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表