求教 fpga在ise综合的时候引脚报错

极寒领域 · 发表于 2012-3-5 21:26:47

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

Pack:2811 - Directed packing was unable to obey the user design constraints (LOC=B16) which requires the combination of the symbols listed below to be packed into a single IOB component.

总是报上面的错，引脚是时钟差分线，不知道怎么改。求教各位。

qlengyu · 发表于 2012-3-6 08:29:17

FPGA用户可配置管脚通常是按差分对的方式存在的,
IO_L32_P_1
IO_L32_N_1
以后缀P与N区分差分线的P端与N端

引脚是差分输入或输出时,要与芯片管脚的差分对相对应的
如果是差分时钟输入,最好配置到全局时钟差分对上

jokeshe · 发表于 2012-3-21 01:31:06

差分主要约束正端即可。

[求助] 求教 fpga在ise综合的时候引脚报错

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2

[求助] 求教 fpga在ise综合的时候 引脚报错

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2

[求助] 求教 fpga在ise综合的时候引脚报错