verilog中条件编译问题，大牛快来啊啊啊

happyren · 发表于 2012-3-5 23:27:33

一般在编译器加宏定义

silencex8 · 发表于 2012-3-8 22:40:34

LZ要知道：你编写的代码下入FPGA内部之后就产生了固定的电路结构，这个结构是不会消失的，结构的功能会根据你的控制信号或者数据来产生或者改变信号。
LZ想让FPGA内部有那个特定的电路结构，但是在某些时候又想让它消失，你觉得可能吗？

silencex8 · 发表于 2012-3-8 22:41:23

LZ要知道：你编写的代码下入FPGA内部之后就产生了固定的电路结构，这个结构是不会消失的，结构的功能会根据你的控制信号或者数据来产生或者改变信号。
LZ想让FPGA内部有那个特定的电路结构，但是在某些时候又想让它消失，你觉得可能吗？

shuli198349 · 发表于 2012-3-9 23:59:34

楼主是近期看到的牛人，没有之一。
你要简要表达意思可以，但总不能乱写吧？

kinglea · 发表于 2012-3-10 16:31:53

行为级代码

江山无限辉 · 发表于 2017-8-21 18:33:25

这样是不可以的。

meiming · 发表于 2017-8-27 17:31:29

条件编译的作用在于综合，仿真时，只会编译条件匹配的代码
`ifdef 可以加在一个模块的任意位置，只要你保证在某种条件匹配下代码的功能是你想要的
但是`ifdef不能用在filelist里，所以你上面写法是不对的
更加详细的说明可以查看verilog的标准

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