verilog里的time step是怎样的概念？

sealna · 发表于 2012-3-3 22:53:40

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查了很多资料，有的翻译成“时间步”，有的翻译是“时阶”，
但是没找到关于time step的明确定义。

新手请教如何才算一个time step呢？

fl_5588 · 发表于 2012-3-4 11:59:35

本帖最后由 fl_5588 于 2013-1-25 21:44 编辑

“非阻塞赋值使用一个小于等于号“<=”。“非阻塞赋值”由它的赋值操作行为而得名：在一个时间步（time step）的开始估计RHS expression的值并在这个时间步（time step）结束时用等式右边的值更新取代LHS。在估算RHS expression和更新LHS expression的中间时间”

sealna · 发表于 2012-3-4 20:47:37

回复 2# fl_5588

谢谢。我之前看书看错了，导致理解错误了。

顺便再问一下，如果有连续两个阻塞性赋值语句，它们的时间间隔是不是最小时间精度？

fl_5588 · 发表于 2012-3-4 21:54:15

本帖最后由 fl_5588 于 2012-3-4 22:04 编辑

你所说的时间精度是指 `timescale 1ns/10ps类似这样的吗？
阻塞赋值一般在RTL中指的是组合逻辑，这个我们认为是不需要时间的。
在testbench中，我们也认为是立即赋值的。
你加我q吧，大家讨论一下，感觉你的理解有点跑偏了。。。。

sealna · 发表于 2012-3-4 22:25:26

本帖最后由 sealna 于 2012-3-4 22:41 编辑

回复 4# fl_5588

新手，不好意思占你很多时间。。

和阻塞性非阻塞性赋值没关系，我是想问，顺序语句块里的两个不相关的语句，它们的执行时间和先后顺序有关系吗？
按说顺序执行应该是有一定的时间间隔吧？还是完全取决于前一句完成的时间？
它们有没有可能同时执行？

PS:1、后面这些问题和标题已经木关系了。。
2、非常感谢你的耐心解答！

fl_5588 · 发表于 2012-3-4 23:21:11

本帖最后由 fl_5588 于 2012-3-5 00:03 编辑

1、对，不相关的木关系
“它们的执行时间和先后顺序有关系吗”没有关系。也没有你说的时间间隔。新手怎么就在扣赋值时间间隔呢，快哭了都。。。。
“按说。。。”其实，在C语言里这是有关系的，verilog只是语法跟它很像，但是verilog要综合成电路的，还是有差别的。
“ 它们有没有可能。。。”很有可能哦，亲。。
组合逻辑：直接赋值，大家谁也不等谁。
时序逻辑：DFF在时钟沿到来的时候采样。
2、我也从新手过来，虽然现在还是新手。。。。。
自我感觉这个东西需要身边有人给你指点，自己刚开始学很从一个语言转到电路的过程比较痛苦与郁闷。
3、如有误，请尽情拍砖。

sealna · 发表于 2012-3-5 09:50:19

回复 6# fl_5588

明白了！
太弱的问题不好意思问认识的人。。还好有网络

fl_5588 · 发表于 2012-3-5 21:35:13

囧~。。。。

ValentiLiu · 发表于 2012-3-7 04:32:09

谢谢解释，我也需要

ValentiLiu · 发表于 2012-3-7 04:32:41

thanks so much

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