NC-Verilog后仿所遇到的问题

muchuanhua

各位大侠：

          最近在用NC-Verilog 做后仿时，发现了一些问题：ncelab top -access时，它报了大量的warning，大致是一个原因的warning：

图片没有传好，几个关键字是：Negative timing check limit not allowed in a 1 limit timing check, setting to 0 in instance.

开始上网查了资料，说是负延迟，按所说方法（-neg_tchk或者是-noneg_tchk）均没有用。

请问它的warning是不是说：NC-Verilog将负延迟变为0 了？该怎么解决呢？

请各位高人指教！不甚感激！

supercainiao

顶，同问，SDF里有负延时，NC不支持负延时都变成0，这样其实时序会更严一些，就没有管
请问怎么打开支持负延时的option

静心聆听

楼主解决了吗？