NC-Verilog 后仿所遇到的问题

muchuanhua

各位大侠：

          最近在用NC-verilog 做后仿时，发现了一些问题：ncelab top -access时，它报了大量的warning，大致是一个原因的warning：

图片没有传好，几个关键字是：Negative timing check limit not allowed in a 1 limit timing check, setting to 0 in instance.

开始上网查了资料，说是负延迟，按所说方法（-neg_tchk或者是-noneg_tchk）均没有用。

请问它的warning是不是说：NC-Verilog将负延迟变为0 了？该怎么解决呢？

请各位高人指教！不甚感激！

walliamaa

回复 1# muchuanhua


    没遇到过，但个人感觉可能后端网标时序上是否有点问题，做过PT吗？

muchuanhua

回复 2# walliamaa


    恩，pt过了

walliamaa

回复 3# muchuanhua


    哪报警的地方会不会是异步时序，若异步则可不予理会。

sark

应该是时序问题。

muchuanhua

我做的都是异步复位，可能跟这个有关系。现在加了一个同步释放的电路，还没有做完后端，做完后再看下后仿结果。

muchuanhua

回复 4# walliamaa


    可能是的，做的是异步复位，但是为什么异步时序不管它呢？谢谢！

walliamaa

回复 7# muchuanhua


    异步复位的复位时间很可能跟你的系统有关，如果你的TB确实和系统应用一致，则需要解决。
    若果异步复位时间是自己随意写的，该错误很可能是个假错，可以不予理会。

muchuanhua

回复 8# walliamaa


    谢谢，我再去查查。

muchuanhua

回复 8# walliamaa


    "异步复位的复位时间很可能跟你的系统有关，如果你的TB确实和系统应用一致，则需要解决。
    若果异步复位时间是自己随意写的，该错误很可能是个假错，可以不予理会。"

    您好！现在我的问题仍旧没有解决，还得跟您请教一下：您说的“你的TB确实和系统应用一致”这句话是什么意思？一致主要体现在哪些方面？时钟周期？（现在TB的时钟周期和后端约束差不多）

    谢谢！