NC-Verilog 后仿所遇到的问题

walliamaa · 发表于 2012-3-6 19:29:43

回复 10# muchuanhua

TB中RESET到来和结束的时刻与时钟的相位关系是否与系统应用中的RESET到来和结束的时刻与时钟的相位关系一致，不过一般情况下很难做到一致，所以经常忽略。倒是高速电路中专门有一个模块来解决该问题（据据说英飞凌等公司就是这么做的），具体怎么解决我不是很清楚，你需要找资料看看。

muchuanhua · 发表于 2012-3-7 14:10:23

回复 11# walliamaa

啊，谢谢谢谢！确实不知道怎么样做个一致呢，不过我这个频率相当地低——4M，应该可以忽略吧？

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