求助，edi在有lef情况的导入设计问题[已解决]

estyzq · 发表于 2012-2-22 11:27:31

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本帖最后由 estyzq 于 2012-2-24 10:02 编辑

请问各位，
最近我在做一个设计，考虑到整体芯片的摆放形状，需要先将没有eeprom的代码A做一遍流程，一直到提取出A的gds和lef为止。
然后，修改rtl代码，加入eeprom的一个module，但是这个module只是声明了input和output，没有任何的逻辑部分，综合时候也将这个部分加上了dont_touch属性。然后写一个更高层的module B，将A和eeprom弄到这个module B里面，完成综合。
这样就会得到最后的网表B去做p&r。

这里遇到一些问题：
1.导入设计的时候，rtl netlist部分是用B的rtl？然后声明top module name 时候用by user:A?
2.本次的edi流程是否需要CTS和route和其后的opt过程？是否仅仅需要nano route？

estyzq · 发表于 2012-2-24 10:02:07

问题已经解决了，如果有人对这个问题需要帮助，可以留言

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