ncverilog 仿真 simulated time out

heritor

有哪位大侠知道，最近自己安装的ncverilog 仿真时出现了下面错误，不知怎么的，


Error!  simulated time overflow
          File: .\testbench\clk_stimu.v, line = 19, pos = 3
         Scope: top.u_tb_top.clk_stimu_i
          Time: 9220 S + 0
.\testbench\clk_stimu.v:19    #5  clk=1'b1;
ncsim> exit

我的clk是这样写的


  always begin
   #5  clk=1'b1;
   #5  clk=1'b0;
  end
  
应该没有问题啊，
如果有谁知道，请赐教，不甚感激！！！

remnant

还第一次见有人这么写。。。。。自己去翻翻书吧，这里不给直接解答了，不然知其然不知其所以然。
也建议楼主不要问了，尝试着自己解决问题，verilog资料奇多无比，中文的就n多。

heritor

回复 2# remnant


    我只是想些简单点看看是不是错了，这应该不是语法的错，我写成其它的的格式也有这个错啊，感觉好像是ncverilog的一个bug,我dump波形，都有波形出现，但是不知道为什么会停下来。

Error!  simulated time overflow
          File: .\testbench\clk_stimu.v, line = 24, pos = 9
         Scope: top.u_tb_top.clk_stimu_i
          Time: 9220 S + 0
.\testbench\clk_stimu.v:24   always #5 clk = ~clk;
ncsim> exit
TOOL: ncverilog 05.10-p006: Exiting on Feb 13, 2012 at 22:07:37  (total: 00:00:02)

我准备用modelsim 试试

wxy2007

同问，请达人赐教！

heritor

这应该是ncverilogd的一个bug，modelsim 是可以过的。

sunyzs

没有inital值 ？