LVS

XIDIANCAD2

我的设计用了三个IP核，coef_ram.v,coef_mem.v,data_ram.v;对应的lvs网表分别是coef_ram.cdl,coef_mem.cdl,data_ram.cdl现在我在encounter里用v2lvs 语句产生顶层模块的cdl网表用于做lvs
lvs规则里有下面几条路径语句：
source path "test.spi"
source primary "test"
source system spice

layout path "test.gds"
layout primary "test"
layout system GDS2

这些路径我该怎么改？
test.spi是在encounter中用V2LVS语句产生的spi文件吗？
source primary "test"该写什么？
我总觉得用V2LVS产生的cdl没有包含coef_ram.cdl,coef_mem.cdl;data_ram.cdl
在做LVS时出现一些错误，说V2LVS产生的cdl文件里找不到这三个IP核。
V2LVS产生语句如下：
v2lvs -v eua2308_dap_ram_soc.v -o eua2308_dap_ram_lvs.cdl -s core_cell.spi -s0 GND -s1 VCC
不知道这条语句要不要把三个IP核也加进去？？

nirvanakk

你好，是不是用calibre做lvs？
如果是的话，应该是v2lvs -v eua2308_dap_ram_soc.v -s coef_ram.cdl -s coef_mem.cdl -s data_ram.cdl -o XXX.sp 其中XXX是你自己命名的。

source path "test.spi"  这个应该是你XXX.sp文件所在的目录
source primary "test"  这个test应该用XXX.sp中顶层subckt的名字
source system spice

layout path "test.gds" 这个应该是你XXX.gds文件所在的目录
layout primary "test"  这个test应该用XXX.gds中顶层的名字
layout system GDS2

icfbicfb

-s 就是include subckt ，对的，

-v -o 是转verilog 到spice，

damonzhao

用v2lvs命令产生最简单
如果你对网表结构熟悉的话，可以只转top level的，ram的部分自己添加进去

XIDIANCAD2

回复 2# nirvanakk


   小弟我是第一次用calibre做lvs，按照你的方法用v2lvs -v eua2308_dap_ram_soc.v -s coef_ram.cdl -s coef_mem.cdl -s data_ram.cdl -s fs90a_c_generic_core.spi -o eua2308_dap_ram_lvs.spi -s0 GND -s1 VCC
然后在lvs rule文件里加上 LAYOUT CASE YES
SOURCE CASE YES
LVS COMPARE CASE YES
结果出现了150不匹配。
其中50个 incorrect nets
50 incorrect ports
50 incorrect instances
真不知道怎么办？lvs不匹配一般是哪里出了问题呀？后来发现coef_mem.cdl里GND:VSS,电源电压为VDD，其他的.cdl文件里都是VCC,GND.
我的顶层设计有50个端口，有几个是作为芯片的输出口，其他的是和模拟部分接口。LVS检查发现我的source里有50个PORT而layout里一个port都没有，所以出现了50个 incorrect ports.我在版图里50个端口都是采用PIN的！是不是跟这有关，该怎么解决呢？
希望大家帮小弟我指导下！非常感谢

XIDIANCAD2

回复 5# XIDIANCAD2


    问题已经解决。原来要改网表里器件型号。谢谢大家