设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜全文
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › verilog 设计ram
12
返回列表 发新帖
楼主: shxr

[求助] verilog 设计ram

[复制链接]
shxr
 楼主| 发表于 2012-2-10 11:12:57 | 显示全部楼层
回复 10# newliujian


   
1、直接写，工具把大的综合成RAM。
这句话怎么理解？
回复 支持 反对

使用道具 举报

chenyoyo
发表于 2012-2-11 14:07:04 | 显示全部楼层
RAM是厂家给的工具生成的吧
EETOP创芯人才网职位发布入口
回复 支持 反对

使用道具 举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-22 07:43 , Processed in 0.012194 second(s), 2 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表