Fractional-N PLL 测试中遇到的问题，欢迎讨论

shadow_cuk · 发表于 2012-1-29 12:50:05

自己的片子也快tape out了，表示对您这帖很感兴趣

是否做过射频模拟部分跟数字部分的晶体管级后仿真
您这个vco是宽带的，那么测试中sub-band是否选对
divider output可以单独测一下波形么，摆幅是否足以驱动pfd和dsm，至于说duty cycle小，只要满足采样保持时间问题不大

fallangel · 发表于 2012-1-31 11:58:32

如楼上所说，VCO是Sub-band吗？如果是，怀疑sub-band没选对，试试调整开关电容阵列。

bn0925 · 发表于 2012-2-2 06:36:38

本帖最后由 bn0925 于 2012-2-2 06:38 编辑

这几天在出差，所以来不及回答。

回楼上的，sub-band选对了的。

pfd+cp+divider的晶体管级LPE做过，大概二十us左右锁定。

摆幅没有问题

foxtree · 发表于 2012-2-2 08:22:39

一点建议：
测试方面，可以试试故意把sub-band选错，比如故意选高一个sub-band, Vctrl会不会把VCO拉到这个sub-band的最低点? 反之故意选低一个sub-band, Vctrl会不会把VCO拉到这个sub-band的最高点? 如果这样可以说明环路大方向还是正常的，那就有可能是小信号环路参数偏离设计值，造成比如pll的相位裕度不够。如果你pll有片外电容的话可以试着调节一下。
仿真方面，把pfd,cp,lpf,vco后仿 + 其他行为级看看能不能锁定巴。
good luck

bn0925 · 发表于 2012-2-4 09:16:00

回复 14# foxtree

TO foxtree

恩，这个在测试中试过了，结果没有变化。

上面也有说过，LPF+CP+PFD+低频divider的LPE做过了，没有发现问题

fallangel · 发表于 2012-4-9 13:24:11

从你说明来看，Dutycycle太低可能是个问题，这么低的dutycycle的输出驱动能力会是个问题，layout以后Extraction出来跑过仿真没有？

griffinseu · 发表于 2012-4-9 14:08:50

回复 16# fallangel

学习中。

scpuke · 发表于 2012-4-10 18:40:12

从你说明来看，Dutycycle太低可能是个问题，这么低的dutycycle的输出驱动能力会是个问题，layout以后Extrac ...
fallangel 发表于 2012-4-9 13:24

登录/注册后可看大图

从你描述来看，你的feedback支路没有工作——没有feedback的clock——只要给reference clock就充电最可能的原因：feedback clock的占空比太小导致驱动不了pfd——理论上那个pulse宽度有多少？小于1ns？
可以作如下尝试：1，让vco工作在最低频率以改善这个pulse宽度看能不能工作
2，看有没有可能做fib，将后级的/2/3输出作为divider的输出以改善pulse宽度——这个要花钱～～～

sdm工作与否没有关系；
loop参数正确与否没有关系；
至于关掉pfd后vctrl电压你说有0.6v左右，可能是因为此时vctrl为高阻点，寄生的dc path给了一个电位——仿真试试能不能看到。

tianruo · 发表于 2012-4-11 16:48:54

是不是在PFD前加个DFF，二分频后，使得占空比都处于接近50%，这样设计比较好一些？

bn0925 · 发表于 2012-6-18 13:06:43

本帖最后由 bn0925 于 2012-6-18 14:28 编辑

经过再次流片回来。结果发现第一版的电路不工作的问题是出在版图上。。。。。。即使在LPE后的PLL也正常工作的情况下，不合适的版图依然造成电路死翘翘。。。。。。

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