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楼主: haier822

[求助] 尚未解决--PT产生的SDF文件中,hold time 没有按照lib中负值计算,不解,寻求帮助

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发表于 2012-4-7 23:44:31 | 显示全部楼层
回复 1# haier822


我也遇到了楼主同样的问题。

1. 我用write_sdf -version 3.0 -include SETUPHOLD -context Verilog -no_edge 吐出sdf后,看到SETUPHOLD里,hold的值确实是负值。
2. 反标到netlist后,用nc跑simulation,发现NC仍然是把某个hold的负值解释为0,某个cell仍然是violation的。

何解??
有高手能解答一下么?
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发表于 2012-4-8 01:36:25 | 显示全部楼层
我想问一下,SDF反标0的话,对path上的timing有影响吗?
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发表于 2012-4-8 04:58:57 | 显示全部楼层
回复 5# jun_dahai


    你好,请教个问题。

个人理解,即使把hold的负值反标上去了,nc也只是在检查相应的时序时会用到这个值,
而不会在信号路径的延时里加上这一信息。

这样就导致仿真有可能的失败。

不知道是不是这样?
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发表于 2012-4-8 05:09:45 | 显示全部楼层
回复 21# uestc_apache


    我也是这个问题。貌似nc只是在检查时序用到这个值,我仿真nc没有报hold violation,但是功能就是不对。
    然后trace到一个cell,在波形上看hold是不满足的。查pt的时候发现,该cell 的 path延时就没有把hold的
    负值计算在内。

     后来我就直接把库里面相应的cell中,$setuphold 给改了,加上相应的信息。

      心里有点忐忑,不知道这么做合不合适啊。
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发表于 2012-4-9 10:49:02 | 显示全部楼层
回复 21# uestc_apache


    试试VCS
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发表于 2012-4-9 10:50:55 | 显示全部楼层
回复 22# michaelll


    当然会有影响,具体的查看响应的文档,主要是检查窗口的调整
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发表于 2012-4-9 10:52:17 | 显示全部楼层
回复 23# otogyg


    不是简单的加减而已
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发表于 2012-4-9 10:56:54 | 显示全部楼层
回复 24# otogyg


    一般来讲,$SETUPHOLD和$RECREM就是为了调整负值时序检查窗口的,高频电路需要特别注意的
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发表于 2012-4-9 12:58:53 | 显示全部楼层
回复 28# jun_dahai


    非常感谢!

    我的问题已经解决了,是没用对库。应该用带neg的库。

   后来发现,该库中$setuphold的用法和我改的是一致的。

    放心了。

    谢谢指点。
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发表于 2012-7-31 15:38:47 | 显示全部楼层
回复 7# jun_dahai


   “但是仿真工具会把负值当成0处理,这样达不到原本想要的结果”怎么理解?工具自己干还是因为文件的原因造成的?我用NCsim仿真的
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