input delay /output delay ？

jarodz · 发表于 2012-1-19 23:23:57

回复 5# shiyinjita

如圖

一般會用design去cover這種路徑的timing，
這樣做只須把ADC output 到 FF 的 data path bus skew盡量壓小就可以了。

BR,
Jarod

zzczx · 发表于 2012-1-20 09:29:22

这个做法不错。从设计上减少了半个周期的skew

applecinu · 发表于 2012-1-20 17:46:12

需要设input delay 的只有en，相关clock是 clk，设output delay的相关clock是PLL_CLK3，具体怎么写看pt就知道了

shiyinjita · 发表于 2012-1-30 08:01:03

回复 11# jarodz

可以详细的说一下吗？怎么设置？怎么corver？

shiyinjita · 发表于 2012-1-30 08:02:08

回复 13# applecinu

pt ？在FPGA中吗？

SKILLER · 发表于 2012-1-30 10:52:54

这个模块貌似不是同步时钟电路，时钟的输出受使能信号控制，而且时钟不是作为控制，而是输入，你可以试试将其综合后看看门电路的结构，就应该很明了了吧

jarodz · 发表于 2012-1-31 01:11:23

回复 14# shiyinjita

就是可以選正負緣sample data。

shiyinjita · 发表于 2012-1-31 18:50:45

回复 16# SKILLER

对的，这就是一个控制AD采集的例子，FPGA提供给AD时钟，并且用这个时钟来采集数据，我想知道的是应该如何约束，您可以说一下嘛？

shiyinjita · 发表于 2012-1-31 18:51:43

回复 17# jarodz

那么需不需要设置 input min/max delay 呢？

jarodz · 发表于 2012-1-31 21:24:35

回复 19# shiyinjita

一般在synthesis的時候不加任何min delay/max delay，出來的結果，bus skew不會差很多，除非placement的距離差很遠。
所以只需在post STA確認 bus skew是否在可以接受的範圍就可以了。

[求助] input delay /output delay ？