DC做Clock Gating的问题

henryshen2000 · 发表于 2012-1-7 14:40:46

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DC做Clock_Gating时，有Input参与到Gated Clock的Latch的E端，不知有没有问题？

henryshen2000 · 发表于 2012-1-7 16:42:56

看来这个问题遇到的人比较少，换个问法：如果希望输入端口不生成gated clock该如何设置？

陈涛 · 发表于 2012-1-9 12:29:00

DC做Clock_Gating时，有Input参与到Gated Clock的Latch的E端，不知有没有问题？
henryshen2000 发表于 2012-1-7 14:40

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如果input delay正确的话，没有问题

henryshen2000 · 发表于 2012-1-9 17:17:19

谢谢版主回复，但还是不放心，后来把输入相关的clock_gating都去掉了，用"remove_clock_gating"命令！

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