关于DC设置set_max_delay 的问题

安妮远静 · 发表于 2012-1-5 20:38:47

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现在我遇到一个问题，就是两个时钟周期之间相差太多，超出了扩展限制，也就是TIM-276这个错误，路径就不能被约束了。现在的解决办法是使用set_max_delay 和set_min_delay来约束，但是这个延迟的值具体怎么计算，我还是不是很清楚，希望大家能帮帮我！十分感谢！

eagle654321 · 发表于 2012-1-6 17:56:34

回复 1# 安妮远静

其实就是你设置的路径的delay＝各级cell transition ＋ wire delay

安妮远静 · 发表于 2012-1-9 13:59:35

回复 2# zhq415758192

太感谢你了！现在我还遇到一个问题就是设置端口的输入输出延时，我看以前别人写的脚本，对有的信号进行的是set_data_check，而有的是直接使用set_input_delay或set_output_delay，这两个有什么区别吗？还有就是set_output_delay为什么还有负值啊，这个延时值是怎么得到的啊？

安妮远静 · 发表于 2012-1-9 15:54:07

回复 5# zhq415758192

这个不论是对于setup或hold设置为负值都是更悲观吗？

安妮远静 · 发表于 2012-1-9 16:19:27

回复 7# zhq415758192

谢谢楼主！以后多交流啊！

everhappy · 发表于 2012-1-10 09:07:15

set_data_check用于多周期路径设置
你两个时钟域不一样，设置input，output delay是没有用的。

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