两个触发器之间的组合逻辑的延迟

wu_xiaolin_110

DC综合，如何用set_max_delay来约束两个触发器之间的组合逻辑的延迟呢？我用了set_max_delay 0.6 -from [all_inputs] -to [all_outputs],可是前一个触发器的Q输出端到下一个触发器的D输入端之间的延迟仍然超过了0.6ns。而且使用的仍然是*D0，驱动能力最小的cell。请问下，我如何去约束两个触发器之间的组合逻辑的延迟呢？

陈涛

一般是用create_clock

apacheda

set_max_delay也可以用，但是要把一个个的组合逻辑的Path 列出来，+约束。
而且楼主提到的那个用法，只会在IO2IO的Path+上约束，而Reg2Reg的Path并没有+上你要的约束。
所以建议reg2reg的Path用时钟来约束，也就是陈版主提到的做法。

wu_xiaolin_110

set_max_delay也可以用，但是要把一个个的组合逻辑的Path 列出来，+约束。
而且楼主提到的那个用法，只会在 ...
apacheda 发表于 2011-5-16 17:18

                               
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    creat_clock可以来约束reg2reg之间的组合逻辑延迟吗？我只是知道它是用来约束时钟的。我脚本里也是用了creat_clock了，

creat_clock  -name “clk_sys” -period 1 -waveform {0 0.5}  {clk_sys} .

而且看了下manpage，里面关于creat_clock的介绍并没有提到约束reg2reg之间的组合逻辑延迟的呀？？

     呵呵，菜鸟一个，希望大家多多指教。。。

陈涛

定义时钟的目的之一就是约束reg2reg之间的逻辑延迟

patrick007

回复 5# 陈涛


陈兄到这来了，幸会。

我想问一个相关的问题。
如果一个功能模块，我不加两端的reg，只设置max_delay 从所有输入到所有输出。就像楼主做的。
同样一个模块，我加上reg，然后create_clock。
这两种方法综合出来的电路质量，会有很大差别么。
能看到的差别就是两端fanin，fanout不太一样。

我不清楚第一种纯组合电路，和第二种带时序器件的电路，在内部算法上，有没有不同。
比如可能某种方法运算快一些，某种方法质量高一些，之类的。


多谢回复。

陈涛

如果第一个的in2out的逻辑，与第二个的reg2reg之间的逻辑完全相同，
第二个的时序上扣除CK到Q的延迟和setup后，与第一个的max delay一样的话，
综合出来的结果相差不大

patrick007

回复 7# 陈涛


    多谢陈兄的回复。
主贴不是我发的，想看您的回复，但找不到帖子了。
搜了我的回复才找到，再次感谢。

wu_xiaolin_110

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