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查看: 3028|回复: 6

[原创] 菜鸟提个关于LVS的问题,麻烦懂的人解答一下啊

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发表于 2011-12-30 21:12:22 | 显示全部楼层 |阅读模式

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本人在做LVS时, 来自ICC的.v文件,
.v文件中包含FILLER*和FILLERC*的信息,通过v2lvs生成的.sp文件中也包含这两种FILLER的信息;
生成的.sp文件中我 .INCLUDE “*smic13_rvt.cdl”在lvs_addon_files中我也INCLUDE “smic13_rvt.sc”sc文件中两种 hcell filler*都有。

问题是:用calibre进行lvs时,FILLERC*通过HCELL进行了比对,但FILLER*却没有被工具提出来;

FILLER*:普通的filler,不含poly和M1;
FILLERC*:耦合filler,含poly和M1
发表于 2011-12-30 21:40:42 | 显示全部楼层
在.sp网表中把没用的FILL注释掉
发表于 2011-12-30 21:53:34 | 显示全部楼层
那肯定啊, FILLER* 不带C的 没有poly啊, 不做lvs的,

实际上只有FILLERC* 要做compare, 因为有管子poly,

网表里面可以删除普通的FILLER* 不带C的
发表于 2011-12-31 17:34:28 | 显示全部楼层
本帖最后由 snps_007 于 2011-12-31 17:35 编辑

回复 4# zhq415758192

用这个可以屏蔽所有你不想出来的。
    set dont_output_model "FILLER ...."
    write_verilog -force_no_output_reference $dont_output_model
发表于 2016-4-17 22:48:40 | 显示全部楼层
谢谢分享
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