在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 5411|回复: 3

[求助] FPGA中用posedge CLK 还是negedge CLK来抓信号呢

[复制链接]
发表于 2011-12-15 15:08:05 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
无标题.jpg

上图是一个外部芯片给FPGA的CLK,DAT信号。如图中所示,FPGA中是用posedge CLK 还是negedge CLK来抓信号呢?
发表于 2011-12-15 16:18:08 | 显示全部楼层
你用一个异步FIFO来做个时钟域转换吧,外部时钟可以用negedge clk来拍数据进入FIFO
发表于 2011-12-15 16:42:11 | 显示全部楼层
如果你FPGA的clk就是图中的clkout的话,用下沿
发表于 2011-12-20 17:31:35 | 显示全部楼层
同楼上,用负沿。
前提是:1:FPGA里面dff用的clock要是图中的clock,
2:还要注意delay,如果clock路径上加了BUFG的话,就和data错开了,也就是你要确定data和clock到你真正采样的dff上还是长图中的样子。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 20:35 , Processed in 0.025461 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表