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[求助] FPGA中用posedge CLK 还是negedge CLK来抓信号呢

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发表于 2011-12-15 15:08:05 | 显示全部楼层 |阅读模式

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上图是一个外部芯片给FPGA的CLK,DAT信号。如图中所示,FPGA中是用posedge CLK 还是negedge CLK来抓信号呢?
发表于 2011-12-15 16:18:08 | 显示全部楼层
你用一个异步FIFO来做个时钟域转换吧,外部时钟可以用negedge clk来拍数据进入FIFO
发表于 2011-12-15 16:42:11 | 显示全部楼层
如果你FPGA的clk就是图中的clkout的话,用下沿
发表于 2011-12-20 17:31:35 | 显示全部楼层
同楼上,用负沿。
前提是:1:FPGA里面dff用的clock要是图中的clock,
2:还要注意delay,如果clock路径上加了BUFG的话,就和data错开了,也就是你要确定data和clock到你真正采样的dff上还是长图中的样子。
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