请教如何在Quartus中对系统内的子模块单独添加时序约束？

dongdavis · 发表于 2011-12-13 10:29:15

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我们目前设计的SOC中使用了sdio接口，由于这部分的信号是异步信号，因此在FPGA进行验证的时候，一旦该模块的时序性能不够好，sdio通信就会出问题。我是在顶层的sdio端口加时序约束的，但感觉调整的效果不明显。我们的系统时钟是60M的，sdio的速度是12M的。系统层次是：u_top|u_systemtop|u_sdio_top。我不是很清楚对该子模块单独添加时序是否能够有效。由于Quartus布局布线的随机性，通常我修改filter seed参数，或者反复做filter就可以避免。但随着设计的系统规模扩大，一次综合的时间越来越长。现在很是头疼，还请各位帮忙指点，谢谢！

neoitachi · 发表于 2011-12-13 15:51:21

分partition，把你要优化的模块分成一个partition，然后进行时序约束，达成约束条件后进行post-fit锁定，以后编译其他模块这块代码都可以保持之前的结果，不要忘记打开增量编译选项！

jack888518 · 发表于 2011-12-13 16:46:43

SPI总线的异步信号比你的同步信号慢，个人觉得不太会有大问题......
大规模编译，增量编译选项很重要

jack888518 · 发表于 2011-12-13 16:47:56

SPI总线的异步信号比你的同步信号慢，个人觉得不太会有大问题......
大规模编译，增量编译选项很重要

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