急求助！quartus工程的时序问题

xiaoli055 · 发表于 2011-12-13 00:11:05

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求助！
我用quartus综合了一个soc系统，用锁相环提供的各个模块和内核的时钟，编译完后报告显式好几个时钟的保持时间的slack都为负的，建立时间没有问题，有没有了解怎样用quartus优化保持时间？quartus除了时钟约束和路径约束外还有没有更详细的约束？急！！

neoitachi · 发表于 2011-12-13 16:16:38

有的，看hanbook吧，不是一句两句话可以说清楚的！

johnnyluck · 发表于 2011-12-13 21:10:36

assignment ->setting->analysis&synthesis 可以选择速度优先或者面积优先，不过我觉得效果不算太明显。用PLL主要是跨时钟域的问题吧。

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