求助！急

zxk1988

task delay;
input clk,rst,en;
input[16:0]value;
output q;
reg q;
reg[16:0]count;
always @(posedge clk or posedge rst)

begin

if(rst)

begin

q<=0;

count<=0;

end

else

if(en==1'b1)

if(count<value)

begin

count<=count+1'b1;

q<=0;

end

else

begin

q<=1;

count<=0;

end

else

begin

q<=0;

count<=0;

end

end
endtask



这是我写的task的一段程序，综合时弹出错误。如下

Error(10170):Verilog HDL syntax error at ... near text "always"; expecting";"
不知道啥原因，请各位赐教

falloutmx

虽然着急，但请教问题还是需要排版下的啊，要不谁会有耐心看代码啊。
最好把完整文件贴上来，我没看到你这个程序里有module

zxk1988

回复 2# falloutmx
不好意思！整个程序还没写完，我才写了一部分。我感觉应该不是task中的语法问题，但又想不出还能在哪出问题

zxk1988

回复 2# falloutmx

task delay;
input clk,rst,en;
input[16:0]value;
output q;
reg q;
reg[16:0]count;
always @(posedge clk or posedge rst)
   begin
      if(rst)
         begin
             q<=0;
             count<=0;
         end
      else
          if(en==1'b1)
             if(count<value)
               begin
                    count<=count+1'b1;
                    q<=0;
               end
            else
                begin
                    q<=1;
                    count<=0;
                end
            else
                begin
                     q<=0;
                     count<=0;
                end
    end
endtask

SKILLER

task里面不能带always语句

jack888518

task不是完全不可以综合的...
task如果只是简单组合逻辑电路描述，可以综合...
task里面有always不代表完全不可以综合，如果是组合逻辑，可以综合...
task多用在tb里面...module用的少一些。

laokai

你少begin end 了 在声明完变量后一定要加begin end 这个是task结构。
task taskname();
reg a,b;
integer int;
begin
   //logic
end
endtask

zxk1988

回复 5# SKILLER

非常感谢！学习了

zxk1988

回复 6# zhq415758192

是可以综合的，我把always语句注释掉后，没什么问题。那应该是只能综合组合逻辑了