急求verilog编译错误” declaring global objects is a SystemVerilog feature“

王者一枝梅 · 发表于 2015-3-25 15:09:28

我也遇到了一样的问题，解决方法是添加`include时，需要把 `include放在module里面，放在外面就会报错。

hahalucky · 发表于 2015-3-25 16:40:26

代码贴全啊，parameter是不是在module外面声明的？

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