自己创建的ROM读不出来数据

走走停停

module memory_tb;


// Inputs

reg clk;

reg[6:0] addr;


// Outputs

wire[15:0] dataout;



// Instantiate the Unit Under Test (UUT)

memory uut (

.clk(clk),

.addr(addr),  

.dataout(dataout)

);


   initial begin
     clk = 1'b0;
     addr = 16'h0001;
    end
   always
     clk = #(5/2) ~clk;
这是自己的testbench，创建的ROM为16bit*100，而且已经读入ceo文件了，但是为什么仿真的时候读不出来数据呢

dataout一直是16‘h0000.

jack888518

你这个问题不好判断....
你最好给出仿真波形....

remnant

initial begin
     clk = 1'b0;
    addr = 16'h0001;
    end
地址线始终在16'h0001，根本没动过，当然一直是1个值。

走走停停

回复 1# 走走停停


    就是这个样子的，主程序中我只是例化了一下ROM。

走走停停

回复 3# remnant
刚才仿真下，现在是根本没有数据了，一直是XXXX，读取不出来的

remnant

回复 5# 走走停停


把完整的东西发上来再说。
你clk是否满足该mem的时序要求？

zdhyy

CEO文件是什么意思？

zdhyy

对于altera，应该是mif文件。

jack888518

   

回复  走走停停


   就是这个样子的，主程序中我只是例化了一下ROM。
走走停停 发表于 2011-11-30 09:25

                               
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    你把信号截图放完整...你这个图不能确定你的ROM里面真的有数据....