FLASH时序问题求助陈老大

kulong168 · 发表于 2011-11-29 10:52:19

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陈老大，有个FLASH的时序，见下图

其中Tsetup的时序要求为10us。
这个是在我设计中通过基于CLK的counter来保证的。
NVSTR和YE均来源于CLK时钟域。
在STA时，无论我怎么设置（multicycle_path、false_path），均报Tsetup不满足要求
请教一下陈老大该如何解决这个问题

陈涛 · 发表于 2011-11-29 13:48:40

请把SDC和timing report贴出来

kulong168 · 发表于 2011-11-29 14:53:40

我在这里写一下吧，内网的东西，无法拷贝出来
SDC中时钟定义
create_clock  [get_port CLK] -name CLK -period 48 -w {0 24}
对这条路径的约束试了一下几种情况：
1）set_multicycle_path 230 -from u_fcu/u_fl_uif/NVSTR_reg/CK -through u_fcu/u_flash/YE
2）set_false_path -from u_fcu/u_fl_uif/NVSTR_reg/CK -through u_fcu/u_flash/YE

下面是timing report:
StartPonit ： u_fcu/u_fl_uif/NVSTR_reg
                  (rising edge-triggered flip-flop clocked by CLK)
EndPonit ： u_fcu/u_flash
                  (rising edge-triggered data to data check clocked by CLK)

Path Group : CLK
Path Type : max

Point                                                       Incr             Path
---------------------------------------------------------------------------
clock CLK (rise edge)                                                 0.0000
clock network delay (ideal)                2.0000          2.0000
u_fcu/u_fl_uif/NVSTR_reg/CK             0.0000          2.0000 r
u_fcu/u_fl_uif/NVSTR_reg/Q                0.8947          2.8947 r
u_fcu/u_fl_uif/um_nvstr (net)             0.0000          2.8947
u_fcu/u_fl_uif/um_nvstr (fl_uif)
   ……                                                 ……                ……
u_fcu/u_flash/NVSTR (FLASH32Kx16) 0.0038          3.9697 r
data arrival time                                                          3.9697

clock CLK (rise edge)                                                 0.0000
clock network delay (ideal)                2.0000          2.0000
clock uncertainty                                  -0.4000          1.6000
u_fcu/u_fl_uif/YE_reg/CK                   0.0000          1.6000 r
u_fcu/u_fl_uif/YE_reg/Q                      0.8570          2.4570 r
u_fcu/u_fl_uif/um_ye (net)                0.0000          2.4570
u_fcu/u_fl_uif/um_ye (fl_uif)
   ……                                                 ……                ……
u_fcu/u_flash/YE (FLASH32Kx16)       0.0038          3.9513 r
data check setup time                      -10000.0000 -9996.0488
data required time                                                    -9996.0488
------------------------------------------------------------------------------------
data required time                                                    -9996.0488
data arrival time                                                       -3.9697
------------------------------------------------------------------------------------
slack (VIOLATED)                                                       -10000.0186

陈涛 · 发表于 2011-11-29 15:01:10

试试
set_false_path -from u_fcu/u_fl_uif/NVSTR_reg/CK -to u_fcu/u_flash/NVSTR
set_false_path -from u_fcu/u_fl_uif/NVSTR_reg/CK -through u_fcu/u_flash/NVSTR

icfbicfb · 发表于 2011-11-29 18:24:36

data check setup time -10000.0000 -9996.0488

这个为啥这么大？ 10ms ？这么大，

看看.lib吧，flash里面有很多async path的，最好能看下文档

这个是SMIC18 chingis flash么，这么眼熟

kulong168 · 发表于 2011-11-29 19:29:57

非常感谢陈老大
的确解决了

kulong168 · 发表于 2011-12-1 12:38:15

本帖最后由 kulong168 于 2011-12-1 12:45 编辑

回复 5# icfbicfb
10us，tsmc的flash
的确是这么大，FLASH program和erase时的时序要求

不过总感觉这个flash的lib文件很奇怪
flash本来是一个异步存储体，所以其输入到输出应该会存在具体的路径
但在STA时，所有through FLASH的路径到了FLASH的输入端都被认为是到了路径的终点

icfbicfb · 发表于 2011-12-1 13:44:15

原来是tsmc的flash，

toad · 发表于 2011-12-1 14:07:46

版主用chingis的flash IP啊？

kulong168 · 发表于 2011-12-1 15:01:40

chingis在流片厂商上好像有一些限制吧--至少不能在TSMC流片
不过据听说chingis的FLASH功耗做的比TSMC好很多
时序上就不是很了解了！
有没有相关的对比文件，给看一下

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